ZarathustrA писал(а):
Под страничным кэшем понимается TLB. Суть проблемы заключается в том, что если обычные кэши L1, L2, L3 и т.д. являются ?когерентными?, то есть синхронизируются аппаратно, то TLB - нет.
Консистентными. Когерентность это немного другое, оно относится к порядку изменения одинаковой ячейки при одновременной модификации несколькими процами. Обычно изменение происходит по порядковому номеру процессора. В основном это относится к мутексам.
ZarathustrA писал(а):
1) Одно общее расписание для всей системы. То есть одна очередь задач. Освободившийся процессор выхватывает следующую задачу из очереди. Балансировка нагрузки стремится к идеальной, масштабируемость к нулю, так как возникает куча вопросов по синхронизации.
Не вижу особых вопросов по синхронизации. Переназначил потоку идентификатор процессора и всё, ну и пару вспомогательных параметров, как указатель ядерного стека. Впрочем я не пробовал.
ZarathustrA писал(а):
2) Каждый процессор имеет свое локальное расписание, глобального расписания как бы нет. Вернее оно есть, но оно рудиментарно. Балансировка нагрузки стремиться к нулю, масштабируемость к идеальной.
Мое лючное ИМХО, нужно пытаться плясать от второго подхода.
А куда плясать? Балансировка она либо есть, либо нет. Тут либо 1) либо 2) без вариантов.