medstrax писал(а):
Кто-то знает как взаимосвязаны кэш и TLB? Гарантирована ли когерентность данных между ними?
Какой из кешей имеется в виду? Есть общий кеш данных процессора, есть кеш таблиц переадресации. Вообще, TLB стоит особняком и может быть ни с чем не когерентен. Подробно кеширование описано в разделе 4.10 IASDM.
medstrax писал(а):
Возможен ли 64битный нереальный режим? Когда-то эта тема поднималась на васме, но продолжения не получила. Сейчас вспомнил и задумался. Теоретически вроде можно, маны не запрещают явно...
Не думаю. 64-битный режим без страничной адресации явно запрещен, как и страничная адресация в реальном режиме. Так как лимиты сегментов в 64-битном режиме не используются, то и в теневых регистрах во время работы и после выхода останутся 32-битные лимиты.